VHDL语言怎么生成原理图

maxplus可以实现吗?

1、首先打开软件。

2、打开之后点击画圈部分。

3、next,然后填写工程储存位置,工程名字。

4、工程建好之后,新建VHDL语言文件。

5、这样就完成了,输入程序就可以了。


注意事项:

VHDL主要用于描述数字系统的结构,行为,功能和接口。除了含有许多具有硬件特征的语句外,VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。

温馨提示:内容为网友见解,仅供参考
第1个回答  推荐于2017-10-12
quartus ii中,当你编写好某一元件的代码后(譬如是一个2选1选择器)按如下操作:
①file→New,选block diagram/schematic创建原理图文件,用save as保存一下

②回到编写的代码(譬如一个2选1选择器的VHDL代码)页面,选file→create/update→create symbol files for current file,把你编写的代码封装成一个元件。

③回到你刚才建的原理图文件,按左手边工具条上的symbol tool,再按project,就可以看见该封装元件了,之后调出来用就行啦...哈...本回答被提问者和网友采纳
第2个回答  推荐于2017-09-15
  1、在你的VHDL编辑界面的左上角部分有个ENTITY选中里面的你的文件的名称,
  2、右键点击,
  3、选择列表第二项locate,
  4、接着选择locate in rtl viewer在成功后即可看到原理图。
第3个回答  2010-06-04
用max+plus的时候,比quartus ii还简单一点,你把你的那个VHDL语言编译一次。然后,直接新建一个graphic editor file,(就是新建文件的第一个),然后右键,点击enter symbol 就可以看到一个对话框,在最下边的symbol files里面找到你的那个工程的名字点OK就可以啦

怎么通过vhdl程序得到原理图 求详细讲解
不能得到通用芯片的原理图,只能得到这个模块的图,也就是你VHDL写的这个模块可以在原理图中调用,VHDL你编译成功之后,在你程序的这个窗口下,点file---creat\/updata---creat symbol files for current files,这时你建个原理图窗口,如果刚模块生成成功的话,就可以看到生成的模块 ...

VHDL语言怎么生成原理图
1、首先打开软件。2、打开之后点击画圈部分。3、next,然后填写工程储存位置,工程名字。4、工程建好之后,新建VHDL语言文件。5、这样就完成了,输入程序就可以了。注意事项:VHDL主要用于描述数字系统的结构,行为,功能和接口。除了含有许多具有硬件特征的语句外,VHDL的语言形式、描述风格以及语法是十分类似...

怎么通过vhdl程序得到原理图附上详细讲解
在你的VHDL编辑界面的左上角部分有个ENTITY选中里面的你的文件的名称,右键点击,选择列表第二项locate,接着选择locate in rtl viewer在成功后即可看到原理图~~~这个是在quartus 中编写vhdl代码时从vhdl语言转换成原理图的方法

数字逻辑设计怎么根据VHDL代码来画原理图?
如图操作,然后原理图下插入器件时project里就会生成这个器件

怎么把VHDL中的VHD文件变为原理图?
下面蓝色的部分

如何在Quartus把VHDL文件转化为电路原理图BDF文件
在project navigator下,选择vhdl文件->右键->create symbol file for cunrrent file 即可以让vhdl文件生成原理图bsf文件,可在bdf文件中调用 如果要是看综合后内部的逻辑电路的话,就用Tools中的RTL viewer

跪问用VHDL编写的程序编译通过后怎么生成.bdf格式的原理图 EDA设计有...
然后 creat symbol files for current file可以生成模块,然后新建一个bdf文件,双击空白处,会跳出对话框,加入你要的模块即可。EDA设计有很多模块 如何将各模块整合起来 仿出?这个问题应该是你的程序只有子模块,没有顶层模块,写一个顶层模块,就可以整合起来仿真了......

跪求:《数字频率计的设计》 原理,方框图,电路图!
根据数字频率计的系统原理框图(图1虚线框内),设计系统的顶层电路图如图2所示。�图2中TESTCTL为测频控制信号发生器。TESTCTL的计数使能信号TSTEN能产生一个1 s宽的周期信号,并对频率计的每一计数器CNT10的ENA使能端进行同步控制:当TSTEN高电平时允许计数、低电平时停止计数。REG32B为锁...

如何把做好的vhdl程序转换成原理图?(用dxp2004)
错把冯京当马凉!HDL 语言可以综合为逻辑电路图(RTL图),而DXP2004是你画SCH和PCB用的。两个层面的东西,不能直接转换。

vhdl怎样绘制总线 就是在用quartus ii的原理图输入法中怎样绘制总线呢...
跟普通的连线是一样的!只不过命名不一样。比如:你这总线输出有5,假设你命名为a,那么这个总线你只要命名为a[5..0],这样就可以了。如果是器件跟器件之间的总线相连,只要是两个能连接得上,你跟普通连线一样就可以了

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