EDA原理图生成VHDL语言

Question

在EDA中可以用VHDL语言直接产生RTL图，那么如何用原理图来直接产生VHDL语言呢？
好像说只要将原理图生成模块了之后，点右键就可以生成VHDL语言吧，不知道有没哪位仁兄做过？

Answer 1

我记得是应该可以的，如Quartus里面有相应的选项的。

Answer 2

不行的
有的话你告诉我
我了解到 是只有dsp buider可以把matlab的转化 vhdl