verilog有关wire与reg类型的一道题

Question

指出下面模块中Cin,Cout,C3,C5的类型

module FADD(A,B,Cin,Sum,Cout);
input A,B,Cin;
output Sum,Cout;
...
endmodule

module Test;
...
FADD M(C1,C2,C3,C4,C5);
...
endmodule

答案是Cin(wire) Cout(wire/reg) C3(wire/reg) C5(wire)

不是太理解。。。求高人解释。。。

Answer 1

简单：
Cin是input，只能是Wire类型；
Cout是output，可以是Wire类型，也可以说reg类型。
C3是test内部连接到Cin上的信号，由于激励的加载，因而可以说Wire，也可以说reg类型。
C5是test内部直接连接到Cout上的信号，只能是Wire类型。

Answer 2

wire:线性信号变量
reg为寄存器变量

input A,B,Cin; 可推出 Cin(wire)
output Sum,Cout; 可推出 Cout(wire/reg)

module FADD(A,B,Cin,Sum,Cout);调用如下：
c1->A,c2->b,c3->Cin,c4->sum,c5->count
FADD M(C1,C2,C3,C4,C5);
可推出：c3为input c5 为output
C3(wire) C5(wire)
又因为 为内部调用 所以c3可以为：reg变量
综上：

Cin(wire) Cout(wire/reg) C3(wire/reg) C5(wire)

也请其他高人指点下