谁懂verilog语言，帮我看看这个程序，这个用maxplus2仿真的。有错误，第十五行有错误，always @ (enread1)

Question

module junhengbing(reset,clk2,enread1,b1,b2,b3,b4,b5,b6,b7,b8,b9,b10,
b11,b12,b13,b14,b15,b16,b17,b18,b19,b20,b21,b22,b23,b24,
b25,b26,b27,b28,b29,b30,b31,b32,b33,b34,b35,b36,b37,b38,b39,b40,index7,outjie);

input reset;
input clk2;
input enread1;
input [3:0] b1,b2,b3,b4,b5,b6,b7,b8,b9,b10, b11,b12,b13,b14,b15,b16,b17,b18,b19,b20,b21,
b22,b23,b24,b25,b26,b27,b28,b29,b30,b31,b32,b33,b34,b35,b36,b37,b38,b39,b40;
output [5:0] index7;
output [3:0] outjie;

reg [5:0] index7;
reg [3:0] outjie;
always @ (enread1)
begin
index7<=0;
end

always @ (posedge clk2)
begin
if (reset==0)
begin
outjie<=0;
index7<=0;
end
else
case (index7)
6'd0: begin
outjie<=b1;
index7<=index7+1;
end
6'd1: begin
outjie<=b2;
index7<=index7+1;
end
。。。。。。。

6'd36: begin
outjie<=b37;
index7<=index7+1;
end
6'd37: begin
outjie<=b38;
index7<=index7+1;
end
6'd38: begin
outjie<=b39;
index7<=index7+1;
end
6'd39: begin
outjie<=b40;
index7<=0;
end
endcase
end
endmodule
程序比较长略去中间一些了

Answer 1

不能在两个always block里面对同一个变量赋值！！
去掉以下语句，然后将enread1放到另一个always block里面！
always @ (enread1) （这部分是要去掉的）
begin
index7<=0;
end
以下是修改的：
always @ (posedge clk2)
begin
if (reset==0)
begin
outjie<=0；
index7<=0;
end
else if（enread1）
index7 <= 0;
else
case (index7)
.......

Answer 2

为什么在两个always中对index7赋值？？ 根本综合不成电路。

追问

那应该怎么改、？？

追答

你是否需要enread1为1的时候，index7就为0？？而且不用等到时钟边沿到来就生效？？？首先想清楚自己要实现的功能。后面修改的电路enread1就变成了index7的同步清零信号；和你最先写的意思好像不太一致。