vhdl编译出错

Question

Error (275062): Logic function of type pn and instance "inst" is already defined as a signal name or another logic function

Answer 1

就是说你在你的DESIGN中已经将pn定义为一个信号或者一个逻辑IO口了，这个检查下有没重复命名的变量就行

至于"inst"检测出重复，这是你画一个.bdf文件经常会出现的问题，只需要你把.bdf文件中的所有使用元件重新命名就行，特别是名字为inst,inst0,inst1这几个元件，后面多加几个数，就能解决问题

追问

这个问题已经解决过了，我发现了他名字inst重复了。那么，我现在是用JTAG下载的程序，我要怎么才能把程序下载进去，掉电不丢失？

追答

额 如果你用的免费版QUARTUS，那是不能永久性的把.sof文件下载到FPGA上的。。。
你的文件后面是不是有个TIME LIMITED。。那就是免费版，要收费版才能掉电不丢失。。。

Answer 2

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;

entity process_com is
port(p1: in bit;
p2: out bit);
end entity;

architecture catch of process_com is
signal p21, p12: bit:='0';
begin
coma:process(p1,p21)
begin
if (p1'event and p1='1') then --不能同时判断两个时钟
p12<='1' after 20ns;
p12<='0' after 30ns;--'c'是一个字符，而你p12定义的是一个bit数据类型不一样

end if;
end process coma;
comb:process(p12)
begin
if (p21'event and p21='1')
then
p21<='1' after 10ns;
p21<='0' after 20ns;
p2<='1' after 30ns;
end if;
end process comb;
end catch;

我按照编译的错误给你改了下，仿真出来没有错误但是有12个警告，你看下
还有你的延时赋值只会被综合进仿真，在实际硬件中没有用的