VHDL COMPONENT中的unsigned 接口总是错误

Question

比如我定义一个74163

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.numeric_bit.ALL;

ENTITY V74163 IS
PORT(LDN,CLRN,P,T,CLK: IN BIT ;
D:IN UNSIGNED(3 DOWNTO 0);
COUT:OUT BIT;
QOUT:OUT UNSIGNED(3 DOWNTO 0)
);
END V74163;
ARCHITECTURE BEHAVE OF V74163 IS
SIGNAL Q: UNSIGNED(3 DOWNTO 0);
BEGIN
QOUT<=Q;
COUT<=Q(3) AND Q(2) AND Q(1) AND Q(0) AND T;
PROCESS(CLK)
BEGIN
IF(CLK'EVENT AND CLK='1') THEN
IF CLRN='0' THEN Q<="0000";
ELSIF LDN='0' THEN Q<=D;
ELSIF (P AND T)='1' THEN Q<=Q+1;
END IF;
END IF ;
END PROCESS;
END BEHAVE;
之后将它作为component使用
引用时
COMPONENT V74163 PORT(
LDN,CLRN,P,T,CLK: IN BIT ;
D:IN UNSIGNED(3 DOWNTO 0);
COUT:OUT BIT;
QOUT:OUT UNSIGNED(3 DOWNTO 0)
);
每次到这里，quartus 都说：
object "UNSIGNED" is used but not declared

Answer 1

类型unsigned是在程序包std_logic_arith中声明的，所以在上面描述中的第2行之后插入USE IEEE.STD_LOGIC_ARITH.ALL;

追问

还是不行，我把上面的独立出来不加arith这个库可以运行，但放到component里unsigned它就是不认识,他报错只报component里的错误（unsigned未定义），上面的未显示报错,
然后我component里的unsigned都改为bit_vector compile通过

追答

人们一般不直接引用unsigned和signed类型，而都是引用std_logic_vectoer类型。
当需要进行无符号算术运算时，就声明std_logic_unsigned程序包；而需要进行带符号算术运算时，就声明std_logic_signed程序包。所以这两个程序包通常不会同时被声明。

追问

我把port里的unsigned改为bit_vector问题就解决了，我觉得应该是component Port内部不能申明unsigned类型，具体的我查手册里关于component的内容，但是没有查到相关的，总之非常感谢

追答

谢谢采纳。我在用VHDL时，没有直接引用过unsigned类型，总是用std_logic_vector类型，没有出现过这类错误。希望今后能在百度知道平台上共同探讨学习中的问题。