use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity div is
generic(n:integer :=50000000);
port (clk:in std_logic;
q:out std_logic);
end div;
architecture behave of div is
signal count :integer range n-1 downto 0:=n-1;
begin
process(clk)
begin
if (clk'event and clk='1' and clk'last_value ='0') then
count<=count-1;
if count>=n/2 then
q<='0';
else
q<='1';
end if;
if count<=0 then
count<=n-1;
end if;
end if;
end process;
end behave;追问
运行有问题啊
将signal count :integer range n-1 downto 0:=n-1;改成signal count : range n-1 downto 0:=n-1;试试。
本回答被提问者采纳求用VHDL语言设计一个5MHZ到1Hz的分频器
library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity div is generic(n:integer :=50000000);port (clk:in std_logic;q:out std_logic);end div;architecture behave of div is signal count :integer range n-1 downto 0:=n-1;begin process(clk)begin if ...
帮帮忙,请问怎么样用VHDL设计一个分频器,信号是50MHz分成1Hz,谢谢...
可以利用加法器，每个上升沿+1，加到4999999输出反转一次就得到了
请问在VHDL中用几为计算器可以将5MHz的频率准确分到1Hz
你可以先分一个1kHz 然后在将他分到1Hz
vhdl语言做分频器,1000000hz变成1hz的
就是把1MHz分频成1hz，两种方法，一种是用fpga自带的锁相环或者时钟管理器，直接设置输出成1hz就行了。另外一种方法就是用hdl实现，包括vhdl和verilog。分频算法如下：计数器开始计数，寄到500000，输出高电平或者低电平；再从500000计数到1000000，输出电平反向。如此反复即可输出1hz时钟信号。友情提醒：虽...
VHDL语言。。如何实现50MHz分频为1Hz?
直接采用50分频即可。LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_arith.all;USE ieee.std_logic_unsigned.all;entity clk_div is port(clk : in std_logic;clk1:out std_logic );end clk_div;architecture mix of clk_div is signal count :integer range 0 to 49999999;...
求助VHDL分频器:晶振50MHz,计数时钟频率1hz,占空比75%。
generic(n:integer :=50000000);port (clk:in std_logic;q:out std_logic);end div;architecture behave of div is signal count :integer range n-1 downto 0:=n-1;begin process(clk)begin if (clk'event and clk='1' and clk'last_value ='0') then count<=count-1;if count>=3...
各位大神,请问用VHDL写一个频率计,clk为1Hz 怎么来的,这个信号从什么地 ...
1Hz就是每秒1周期，就是每秒有一个CLK的高低电平切换 至于怎么得到1HZ的频率，可以将一个50MHZ的CLK进行分频 即，创建一个PROCESS，用一个计数器对50M的CLK进行计数，等记到50M的时候，OUT进行电位切换，就得到1HZ的频率了。
【菜鸟求教:请用vhdl语言设计一个分频器。50分拜谢!!!】
SIGNAL clk1hz,clk1khz:STD_LOGIC;SIGNAL count : integer range 0 to 31999;BEGIN P1: PROCESS(clk32mhz)VARIABLE clk_temp : STD_LOGIC;BEGIN IF (clk32mhz'event AND clk32mhz='1') THEN IF(count=31999) THEN count <= 0;ELSE count <= count +1;END IF ;END IF ;IF (...
用VHDL编写一个分频器,实现输出1MHz-1Hz之间的任意频率
clk 输入一个相对较大的频率,频率要多少就用N_diviseur除!LIBRARY IEEE;USE IEEE.Std_Logic_1164.ALL;ENTITY div IS GENERIC( n_diviseur : INTEGER := 2 );PORT ( clk : IN Std_Logic;clock : OUT Std_Logic);END ENTITY;ARCHITECTURE beha OF div IS BEGIN PROCESS (clk)VARIABLE ...
用VHDL语言描述一个分频器,将1000HZ分频成1HZ,
a of ffpin is signal fm:std_logic;begin process(clk1k)variable num:integer range 0 to 1000;begin if clk1k'event and clk1k='1' then if num<500 then num:=num+1;else num:=1;fm<=not fm;end if ;end if;ft<=fm;end process;end a;这个程序输入为1kHz时，输出为1Hz ...
