VHDL 分频器 为什么要调用计数器呢？？
我都不知道 计数器这个模块在 分频器当中起到怎样的作用？ 实在是看不懂哇，昨天下午就在看了，今天早上也在看，实在看不懂了，就上网问吧！
大哥们，救我哇！
请耐心的大哥们详细解释一下，如何利用计数器来对一个时钟信号分频的呢？
谢谢哇！！
比如之前的频率是10Hz（时钟周期为0.1），那2分频后就是5Hz（时钟周期为0.2）
好，那我问你，如果时钟频率是10Hz，1秒钟内有多少个时钟呢（就是clk cycle是怎样的呢）；显然画出的波形就是1秒钟内有10个clock，那要怎么体现在代码里面呢？-->计数器
用计数器就是数clock cycle的数目！
10Hz的clock变成5Hz的clock：
-->10Hz的clock：用计数器数A到10表示
-->5Hz的clock：计数器数B到5
所以说当计数器A每数2个，计数器B就加1；这样计数器B对应的时钟是不是就是10Hz进行了2分频呢
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不知道明白了没有追问
哦 理解了
但是课本上的这个程序的原理貌似跟二位说得不太一样：
数控分频器的功能就是 当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用 计数值可并行预置的加法计数器设计完成的， 方法是 将计数溢出位 与 预置数加载输入信号相接即可。
这段不太看得懂哇，什么什么溢出值还要跟预置值相加……
例如你要把1000hz分频成500hz（一半），你可以把原先一个脉冲一次的信号变成两个脉冲一个信号，实际就是每计数2个脉冲输出一次，不是刚好完成分频？
再如 1000hz分频成100hz，那就每计数10次输出一次？
其他的和时间有关系的功能部件基本都是这样。追问
哦 理解了
但是课本上的这个程序的原理貌似跟二位说得不太一样：
数控分频器的功能就是 当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用 计数值可并行预置的加法计数器设计完成的， 方法是 将计数溢出位 与 预置数加载输入信号相接即可。
这段不太看得懂哇，什么什么溢出值还要跟预置值相加……
一个道理，每当加到你要的数值（溢出值）的时候，对计数器清零或者置为 以满足你的要求
VHDL 分频器 为什么要调用计数器呢??
首先：分频，就是将频率缩小；比如之前的频率是10Hz（时钟周期为0.1），那2分频后就是5Hz（时钟周期为0.2）好，那我问你，如果时钟频率是10Hz，1秒钟内有多少个时钟呢（就是clk cycle是怎样的呢）；显然画出的波形就是1秒钟内有10个clock，那要怎么体现在代码里面呢？-->计数器 用计数器就是...
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