如果这样，我给你个思路吧：
1、分频器实质上就是一个计数器，48MHz分到0.2Hz实际上就是设计一个计数器，使得每次计录48*2.5*10^6个脉冲后将一个信号翻转（也就是2.5秒高电平，2.5秒低电平）；
2、具体思路就是设计一个能记录48*2.5*10^6各脉冲的计数器，再设计一个比较器（使之能够对记录脉冲及常数48*2.5*10^6进行比较）；再将比较结果与48M的脉冲“与”后输入到一个翻转触发器（也就是一个一位计数器）clk端，D触发器的输出就是分频输出；
3、注意计数器要通过比较结果清零；分频输出同步时钟脉冲需要比计数脉冲滞后半个相位（也就是使用上升沿计数，使用下降沿触发翻转触发器），这样信号比较稳定；
其实挺基本的，查查资料就有答案了。祝好运！
如何用VHDL实现分频?
一般设计中用到计数器时，我们可以调用lpm库中的计数器模块，也可以采用VHDL语言自己设计一个模N计数器。本设计采用VHDL语言设计一个最大模值为16的计数器。输入端口为：使能信号en，复位信号clr和时钟信号clk;输出端口为：qa、qb、qc、qd。其VHDL语言描述略。带使能控制的异或门的实现 输入端为：xor_...
求用VHDL设计一个分频器
1、分频器实质上就是一个计数器，48MHz分到0.2Hz实际上就是设计一个计数器，使得每次计录48*2.5*10^6个脉冲后将一个信号翻转（也就是2.5秒高电平，2.5秒低电平）；2、具体思路就是设计一个能记录48*2.5*10^6各脉冲的计数器，再设计一个比较器（使之能够对记录脉冲及常数48*2.5*10^...
请用VHDL设计一个分频器,从50Mhz信号分频出440HZ信号
50000000\/440 = 113636分频倍数 程序 如下 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fp is port(clk: in std_logic;fpclk: out std_logic);end fp;architecture arc of fp is begin process(clk)variable count: integer range 0 to 113636;variable ...
请帮忙设计一个分频器,用VHDL语言写的。5kHz的信号分成50hz
按照楼主要求：输入一个5K，输出一个50Hz，就是分频100倍。按照这个思想，就是输入经过了50个周期，输出翻转一次，输入经过了100个周期，输出翻转2次，输出一个完整周期。过程如下：新建一个名为“Divider”的工程，新建一个VHDL文件，键入以下代码 LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY Divi...
用VHDL语言描述一个分频器,将10MHZ分频成1KHZ,拜托高手帮忙!
这是一个将1MHZ的分频1HZ的，你看下程序，改下下面的参数就是你要的了 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fenpin is port(clk:in std_logic;clock:out std_logic)j;end;architecture art of fenpin is signal count:integer range 0 to ...
vhdl语言做分频器,1000000hz变成1hz的
就是把1MHz分频成1hz，两种方法，一种是用fpga自带的锁相环或者时钟管理器，直接设置输出成1hz就行了。另外一种方法就是用hdl实现，包括vhdl和verilog。分频算法如下：计数器开始计数，寄到500000，输出高电平或者低电平；再从500000计数到1000000，输出电平反向。如此反复即可输出1hz时钟信号。友情提醒：...
用VHDL编写一个分频器,实现输出1MHz-1Hz之间的任意频率
clk 输入一个相对较大的频率,频率要多少就用N_diviseur除!LIBRARY IEEE;USE IEEE.Std_Logic_1164.ALL;ENTITY div IS GENERIC( n_diviseur : INTEGER := 2 );PORT ( clk : IN Std_Logic;clock : OUT Std_Logic);END ENTITY;ARCHITECTURE beha OF div IS BEGIN PROCESS (clk)VARIABLE ...
用vhdl设计一个分频器,分频系数为2的16次方
做一个16-bit的计数器，需要分频的信号作为时钟。每一个时钟上升沿，计数器加1. 计数器的最高比特bit-15，就是原需要分频的信号频率的2^-16
高分:用VHDL语言编写的一个整数分频器有点问题?
VHDL的任意整数且占空比为50%分频代码 说明如下：1.其中top file 为 division，其中的clk_com是比较的频率，用它来和分频后波形进行比较，便于观察，2.any_enve为任意偶数分频文件 3.any_odd为任意奇数分频文件 4.是一个用于2进制与8进制的译码器，我用它来显示在数码管上当前到底是多少分频 5.以下...
用VHDL语言设计分频器,要求是将一频率(50Mhz)进行1-32分频,只要整数分 ...
使用5个按键，可以产生32个状态，输入到分频模块，控制进行1-32分频，这样就可以了。希望能有用。
