第二句中to_unsigned(4*i, 32)函数的功能是，将整数4*i转换成32位的unsigned类型（实际上就是一个std_logic_vector(31 downtown 0)类型）。追问
这里i是0到63，我怎么将4*i转换成unsigned类型？
追答to_unsigned(4*i, 32)函数就可以将4*i转换成32位unsigned类型。
VHDL语法问题to_unsigned
&是一个连接操作符，第一句的意思是在十六进制形式的24位位串X"0000_00"后面连接上qrom_lum(i)。第二句中to_unsigned(4*i, 32)函数的功能是，将整数4*i转换成32位的unsigned类型（实际上就是一个std_logic_vector(31 downtown 0)类型）。
求助!vhdl中,data <= std_logic_vector(to_unsigned(i, 3))是什么意 ...
函数to_unsigned( )是NUMERIC_STD程序包中的一个类型转换函数，to_unsigned(i, 3)的功能是将integer类型的对象i转换成unsigned类型，长度为3。所以，data <= std_logic_vector(to_unsigned(i, 3))实际上就是将integer类型数i转换成一个长度为3的无符号型的std_logic_vector类型值并赋给信号data。
vhdl 中有很多库函数比如,is_x(),to_unsigned()他们是什么意思,怎么个...
vhdl是强类型语言 不同类型变量需要通过类型转换才能运算、赋值 有大量类型转换函数 比如你提到的to_unsigned（除非程序包含了一些非标准库比如std_logic_unsigned）ieee vhdl语言标准的附录列出了所有标准库及其下的函数 虽然现在很多学校还在教vhdl 但只有极少数军工、航天单位还在坚持用vhdl进行设计 可以说...
VHDL的ieee.numeric std程序包中进行二进制原码转补码的指令是什么...
IEEE库内的numeric_std程序包中，没有原码转补码的函数，只有整型INTEGER与带符号数组SIGNED之间的转换，和整型的子类型自然数NATURAL与无符号数组UNSIGNED之间的转换。函数名分别为：TO_INTEGER、TO_SIGNED和TO_UNSIGNED，具体函数为：function TO_INTEGER (ARG: SIGNED) return INTEGER;、function TO_SIGNED...
VHDL COMPONENT中的unsigned 接口总是错误
类型unsigned是在程序包std_logic_arith中声明的，所以在上面描述中的第2行之后插入USE IEEE.STD_LOGIC_ARITH.ALL;
VHDL语句中,出现的问题如下,求各位高手解决。
你在进程语句process中选择了可选项敏感信号表(clkin)，同时在进程体中又使用了wait语句，这是不被VHDL语法所允许的。进程语句process中的可选项敏感信号表，其作用相当于一个隐含的wait语句。敏感信号表和wait语句，二者只能选其一！你将process(clkin)改为process就行了。
VHDL语言中signed与unsigned的作用
1 1011 符号位1表示的是负数，其余数据位由补码表示，补码计算如下：求原码的反码，即把1换成0，把0换成1 5的二进制码为 0101 ，反码即1010 将结果加1，即得补码 1010 + 0001 = 1011 因此11011表示的是 -5 另外有点题外话 在vhdl里进行有符号数的加减法需要注意位宽溢出的问题，乘除法也是...
vhdl中的To_x01()是什么意思?
是仿真器不支持，如果在ISE下，可以全部通过，引脚配置，实现，及下载。To_X01（）:将括号里数据转换成‘X’‘0’‘1’3种值 可以试试加上以下两个包 use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;或者改成if顺序语句 ...
哪位大神能用vhdl语言实现16位2进制数转换成10进制数啊 就是输出一个1...
BCDVec(J) <= Q(J*4-1 downto J*4-4); write(L, to_integer(unsigned(Q(J*4-1 downto J*4-4))); end loop; writeline(OUTPUT,L); end loop; StopClock <= TRUE; -- tell the clock generator to stop wait; end process; end;-- must have a configuration for synopsys vhdl simulator...
VHDL语言将integer类型转换成logic型数据
使用IEEE标准库numeric_std 需要进行两次转换 use ieee.numeric_std.all;根据整数是否有符号 var_logic <= std_logic_vector(to_unsigned(var_integer, var_logic'length));或者 var_logic <= std_logic_vector(to_signed(var_integer, var_logic'length));
