综合通过之后，可以生成RTL图。
在工具栏tools——schematic——RTL
wire[0:0]就是说这个变量只有一位。如果是[1:0]那么这个变量有两位
quartus ii 啊 为什么很多人都用xilinx的啊 我用的altera的 fpga 还有个问题wire [0:0] sub_wire5 = 1'h0; [0:0] 是什么意思啊 谢谢啊 果然it行业的都是好人 呵呵
verilog如何生成原理图??
1、打开quartus II，用verilog源文件，先点击file文件，下来菜单点击create\/update。2、然后我们选择右侧的create symbol file for current file生成原理图。3、打开后界面随意右键弹出下来列表，选择insert。4、右边出现选择菜单，点击选择symbol。5、在选择的框中选择点击一个你需要的路径点击即可生成原理图...
Verilog HDL程序怎样转换成电路图
如果RTL\/Technology Map Viewer当前面超过了所设定的值，就会自动分成一个新的页面。可按 进入下一页面，按 回到上一页面。还可以单击原理图空白区，选择[go to]命令，填入页数，到达自己需要的页面。2．Technology Map Viewer：与RTL Viewer不同，Quartus II Technology Map Viewer提供的是设计的底级或...
...ii如何将verilog 代码转换为 元件形式的原理图吗,就是与非门搭建的...
选中相应的symbol上，点击上面的“→”箭头，可以看到原始的由门和触发器搭建的电路图。
fpga的综合指什么?
fpga的综合就是将RTLcode（VHDL或者Verilog），翻译成另外一种描述性质的文件。然后MAPPER和布局布线工具就可以根据这个描述性质的文件进行下一步的布局布线工具。其实更直接的方法是你直接把.edf文件打开来读一下，就能明白个大概了。如果不好理解话，你就把他当成C语言到汇编语言的过程，虽然这个映射不是...
请问,如何用quartus生成原理图的verilog内置门格式
工程文件编译好，代码跑通无错误后，双击Tasks栏里面的Compile Design-->Analysis & Synthesis-->Netlist Viewers-->RTL Viewer 如图所示：
Verilog HDL程序有个问题,希望大虾帮忙解决下Error (10119): Verilog H...
先不说你这个问题。既然你是用原理图做出来了，那就是说你是想硬件实现喽。这样的话，这些行为模型是不行的。这玩意不能变成硬件。always里不能嵌套forever。
fpga设计输入最经常有哪几种输入模式
前面提到HDL语言具有不同层次上的抽象，这些抽象层有开关级、逻辑门级、RTL级、行为级和系统级，如图3。其中开关级、逻辑门级又叫结构级，直接反映的是结构上的特性，大量的使用原语调用，很类似最开始原理图转成门级网表。RTL级又可称为功能级。HDL语言除了前面提到的两种外，历史上也出现了其他的HDL...
...用原理图,子模块用verilog hdl语言描述,这个怎么实现
这个只要在quartus建一个原理图文件，作为顶层文件。然后再建verilog 文件，不要综合编译，写完程序后，从file-create \/update create symbol files for current file ，大致意思就是把写成的verilog(.v)文件转换成原理图(.bdf)的一个模块，然后在原理图选择库的时候把这个图添加进去就行了！
一个实际电路的原理图是怎样设计出来的?
进入理论与实践的结合点——原理图设计，这是电路的蓝图。通过仿真确认设计的合理性，然后在PCB（印制电路板）上布局，模拟电路设计更依赖于手工的精确计算和调整，而数字电路则倾向于使用高级语言如Verilog进行描述，由编译器处理复杂的逻辑结构。举个实例，设计一个示波器探头，10:1或1:1的衰减比例适合...
VHDL与Verilog在FPGA开发中的比较
在真正的PLD\/FPGA设计中，通常建议采用原理图和HDL结合的方法来设计，适合用原理图的地方就用原理图，适合用HDL的地方就用HDL，并没有强制的规定。在最短的时间内，用自己最熟悉的工具设计出高效，稳定，符合设计要求的电路才是我们的最终目的。HDL开发流程 用VHDL\/VerilogHD语言开发PLD\/FPGA的完整流程为...
