我在用quartus编写vhdl文件时，只要用到library ieee时，总会出现下面错误
Error (10170): Verilog HDL syntax error at my1first.v(1) near text ";"; expecting ".", or an identifier, or "*", or "/"。
请问是什么原因，怎么解决啊？
你可以尝试一下,如果正确请采纳.
我的前四行就是这个。。。有什么错误吗？
我在用quartus编写vhdl文件时,只要用到library ieee时,总会出现下面错 ...
仅从错误提示来看,说的是Verilog HDL语言语法错误,我认为应该是你在使用软件建立VHDL文件是选 错了选项,错选成了Verilog HDL文件,你应该选择VHDL文件.你可以尝试一下,如果正确请采纳.
用quartus的VHDL编译之后显示Error: License file is not specified,什 ...
这个错误提示不是你的描述出现错误，而是你的Quartus II没有正确设置许可文件的路径，软件找不到许可文件License.dat。
Quartus ii中画原理图时怎么也找不到非门,谁能告诉我怎么找到
如图，在原理图输入界面双击，再出现的Symbol对话框中左侧选择。
请各位大神们帮帮忙,用的是quartus ii 9.0 写verilog代码,在编译的时候...
你在新建时选择的是VHDL语言，而你写的是Verilog语言，所以出错。你重新建一个就行了
VHDL设计的储存模块用QuartusII验证出现Error: Cannot synthesize i...
Quartus不支持对这种初始化方式的代码进行综合 可以用$readmemb或$readmemh完成ram的初始化（9.0以上版本支持这种方式的综合）例如 module ram_with_init(output reg [7:0] q,input [7:0] d,input [4:0] write_address, read_address,input we, clk );reg [7:0] mem [0:31];integer i;i...
quartus 11.0在编译的时候出现Error: Current license file does...
Quartus是一个集成的EDA（电子自动化）开发软件。1.设计输入：VHDL语言描述在状态机，控制逻辑，总线功能方面较强；而原理图输入顶层设计，数据通路逻辑方面有图形化强，功能明确的特点。2.综合和分析：先进行语法的分析和校正，依据逻辑设计描述和各种约束条件进行编译，优化，转化和综合。最终获得门级电路...
用quartus2编译时为什么出现Error (10500): VHDL syntax error at C...
嗯 同意楼上的，我一般出现这个问题就是忘了分号，要不就是忘了加"ENDxxxx"。XXX表示PROCESS,IF,CASE等
用Quartus II 可以仿真编译通过的VHDL文件用modelsim编译通不过?_百度...
Quartus II能通过？没用过Quartus II。错误是因为你的case语句的问题，在case语句最后end case 前加上when others=>null;就行了或者把你的cnt1的定义改为cnt1：in bit_vector(1 downto 0)就行了。
VHDL编译错误
我在QuartusII 里编译了你的程序，报错：Error (10500): VHDL syntax error at p2r_CordicPipe.vhd.vhd(58) near text "compatibility"; expecting "begin", or a declaration statement “compatibility with Xilinx WebPack ”这一行，你用的Xilinx器件，是不是应该用 ModleSim （参考http:\/\/www...
Quartus II写的VHDL程序编译时为什么总说实体无定义
如果一定要不一致，可以在QUARTUS的project navigator（位于界面的左上方），里面有个项是files,打开device design files左边的加号，可以找到你的counter程序，右键设为顶层程序，就可以编译了 如果你用的不是QUARTUS，也类似的设为顶层文件就可以编译，不过我对其他软件不太熟，你在菜单里找找吧 ...
